【兵庫・尼崎市】レーダー及び通信装置の電源・制御回路設計（FPGA設計）／年休123日株式会社BREXA Technology

〜キャリアップできる環境／抜群のサポート体制／ワークライフバランス◎／グループ会社で安定〜 【変更の範囲：会社が定める範囲】 ■業務内容： ・レーダー及び通信装置のの周波（RF）回路設計 （数MHz〜ミリ波対応・光通信対応） ・FPGA／LSI論理回路設計・検証および仕様書作成 ※配属先確定後は基本的には配属先に常駐いただきます。 ■このポジションの魅力 ◎安心して働ける環境 ・正社員雇用のため雇用が安定 ・無期雇用のプロジェクトが中心で、長期就業が可能 ・一つのクライアント先で年単位の配属が基本（10年以上の実績あり） また、配属変更時も雇用は継続されるため、次のプロジェクトへスムーズに参画できます。 ◎働く場所・案件の柔軟性 ・ご本人様の希望を最大限考慮 ・大手メーカーを中心に、幅広い案件を用意 ・他県からの就業の方は転居費用、家賃補助、入居費用は別途支給 安定した環境で腰を据えて働きたい方にも、さまざまな現場で経験を積みたい方にもマッチします。 ◎スキルアップ・キャリア形成 業界トップレベルの取引基盤（大手メーカー中心） 長期案件の中で専門性を深められる 希望すれば新しい技術領域へのチャレンジも可能 ⇒「安定」と「成長」の両立が実現できる環境です。 ◎長く働ける制度・福利厚生 産休・育休取得率100％（男性の取得実績あり） 復職・時短勤務にも対応 住宅補助、引越し費用補助など制度充実 ⇒ライフイベントに応じて、無理なくキャリアを継続できます。 ■入社後の流れ （1）担当営業がご経験・ご希望をヒアリング （2）最適な配属先をご提案 （3）事前の職場見学を実施し、ミスマッチを防止 （4）既存の自社チームの一員としてプロジェクトに参画 ■組織体制・サポート ・エンジニアのみで構成された組織体制 ・技術面の相談がしやすい環境 ・チーム内での連携・サポート体制も充実 困ったときは必ず誰かに相談できる、安心して働ける環境です。

働き方

＜勤務地詳細＞ 顧客先（兵庫） 住所：兵庫県 受動喫煙対策：屋内全面禁煙

正社員

＜予定年収＞ 450万円〜750万円 ＜賃金形態＞ 月給制 ＜賃金内訳＞ 月額（基本給）：300,000円〜450,000円 ＜月給＞ 300,000円〜450,000円 ＜昇給有無＞ 有 ＜残業手当＞ 有 ＜給与補足＞ ※年齢、経験、能力など考慮の上決定します。 ■昇給：年1回（4月）※研修生は半年後に特別昇給あり ■賞与：あり ■手当：時間外手当、家族、住宅、引越費用負担、資格取得祝金、帰省旅費、出張、赴任、休日出勤手当（100％支給）など 賃金はあくまでも目安の金額であり、選考を通じて上下する可能性があります。 月給(月額)は固定手当を含めた表記です。

＜勤務時間＞ 9:00〜18:00 （所定労働時間：8時間0分） 休憩時間：60分 時間外労働有無：有

＜その他就業時間補足＞ ■残業：月平均20時間※配属先確定後は配属先企業の就業時間に準ずる

週休2日制（休日はシフト制） 年間有給休暇10日〜20日（下限日数は、入社半年経過後の付与日数となります） 年間休日日数123日 ■GW休暇、夏季休暇 、年末年始休暇 、産休・育児休暇（取得率100％） 、介護休暇 、慶弔休暇 ■有給休暇（入社半年後10日）※半日休暇制度有り／取得率90% ※配属先によって変動あり

通勤手当、家族手当、住宅手当、寮社宅、健康保険、厚生年金保険、雇用保険、労災保険 ＜各手当・制度補足＞ 通勤手当：全額支給 家族手当：福利厚生その他欄に記載 住宅手当：借上寮制度（家賃50％、最大3万円） 寮社宅：借上社宅制度（転居を伴う勤務もしくは遠方通勤時） 社会保険：社会保険完備 ＜定年＞ 65歳 ＜育休取得実績＞ 有 ＜教育制度・資格補助補足＞ ■受験費用補助 ■テクニカルスキル、ビジネススキル、TOEIC(R)テスト研修等 ■資格取得祝い金（ITストラテジスト試験50,000円／応用情報技術者試験30,000円／基本情報技術者試験10,000円） ＜その他補足＞ 具体的には社会保険完備 (雇用・健康・労災・厚生年金)、確定搬出年金制度 (401k)、社員寮、提携保養所、出産・育児・介護休暇制度、借上社宅制度、研修制度、慶弔金制度、メンタルチェック、キャリアプラン支援、KENスクール受講制度など ■家族手当：13,000円／子（1人6,000円、2人目以降6,000円）

選考について

＜業種未経験歓迎＞ ■必須条件： ・デジタル／アナログ回路の設計経験 ■歓迎条件： ・無線／有線通信装置の設計 ・高周波回路の設計 ・FPGA／LSI論理回路設計 （Verilog HDL、VHDL　※System Verilog）