【LSI・FPGA設計エンジニア】大手メーカー案件多数/6Gなど最先端技術に触れる◎/残業5H以下株式会社フェローシップ
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募集
仕事内容
★上場企業・大手メーカー案件多数!自動運転や6Gなど次世代技術に携わり市場価値UP×残業5H以内などワークライフバランスも◎★ ■業務内容 自動運転、次世代通信(5G/6G)、画像処理、AIアクセラレータ等の最先端領域におけるLSI(ASIC/SoC)およびFPGAの設計・検証業務を担当します。 ※配属先は、ご本人のデバイス知識や使用ツール、今後のキャリア志向(例:検証スペシャリストやフロントエンド設計等)を最大限考慮し決定します。 【1】参画プロジェクトの技術領域 経験に応じたフェーズから参画し、徐々に担当領域を広げていくことが可能です。 ■論理設計(RTL設計) ・技術:Verilog-HDL、VHDL、SystemVerilog ・内容:機能仕様に基づくアーキテクチャ設計、RTLコーディング、論理合成、タイミング解析(STA)。 ■検証(論理検証・シミュレーション) ・技術:SystemVerilog、UVM、各社EDAツール(Vivado、Quartus、VCS等) ・内容:検証計画の策定、テストベンチ構築、アサーションベース検証、カバレッジ解析を用いた品質担保。 ■FPGAプロトタイピング・実機評価 ・技術:Xilinx(AMD)、Intel、Microchip等の各社デバイス ・内容:FPGAへの実装(Place & Route)、タイミング収束、オシロスコープ等を用いたボード上での実機デバッグ。 ■アナログ・デジタル混在設計(経験者のみ) ・内容:アナログIPの統合、電源回路設計、レイアウト設計後のバックエンド連携。 【2】具体的な実務フローとアウトプット 「動くものを作る」だけでなく、チップの低消費電力化や高速化、再利用性の高いコード品質を重視します。 ■設計フェーズ ・仕様書に基づいたマイクロアーキテクチャ設計、ブロック図の作成 ・周辺インターフェース(PCIe、DDR、USB、MIPI、Ethernet等)の実装 ■検証フェーズ ・機能網羅性を担保するための検証シナリオ作成 ・エビデンスとしての検証結果レポート作成 ■改善フェーズ ・論理合成エラーやタイミングバイオレーションの解消 ・次期モデルに向けた回路規模(Area)や電力(Power)の最適化提案 変更の範囲:会社の定める業務
働き方
勤務地
<勤務地詳細1> 本社 住所:東京都千代田区内幸町2-2-3 勤務地最寄駅:有楽町駅 受動喫煙対策:敷地内喫煙可能場所あり <勤務地詳細2> プロジェクト先(東京) 住所:東京都 受動喫煙対策:屋内全面禁煙 <勤務地詳細3> プロジェクト先(神奈川) 住所:神奈川県 受動喫煙対策:屋内全面禁煙 変更の範囲:会社の定める事業所
雇用形態
正社員
給与
<予定年収> 450万円〜1,000万円 <賃金形態> 月給制 <賃金内訳> 月額(基本給):304,000円〜676,000円 固定残業手当/月:71,300円〜158,500円(固定残業時間30時間0分/月) 超過した時間外労働の残業手当は追加支給 <月給> 375,300円〜834,500円(一律手当を含む) <昇給有無> 有 <残業手当> 有 <給与補足> ※経験・能力等を考慮の上決定いたします。 ■昇給/給与改定:年2回(6月・12月) 賃金はあくまでも目安の金額であり、選考を通じて上下する可能性があります。 月給(月額)は固定手当を含めた表記です。
勤務時間
<勤務時間> 9:00〜18:00 (所定労働時間:8時間0分) 休憩時間:60分 時間外労働有無:有
実働標準労働時間
<その他就業時間補足> ※上記は標準的な勤務時間例(プロジェクト先により異なる) ■残業平均月5h以内
休日
完全週休2日制(休日は土日祝日) 年間有給休暇10日〜20日(下限日数は、入社半年経過後の付与日数となります) 年間休日日数123日 GW休日、夏季休暇、年末年始休日(12/30〜1/3※取引企業先カレンダーに準ずる)、長期・連続休暇(5日以上の連続休暇も取得可能)、産前・産後休暇(取得実績あり)、育児休暇(取得実績あり)
特徴
待遇・福利厚生
通勤手当、健康保険、厚生年金保険、雇用保険、労災保険 <各手当・制度補足> 通勤手当:上限3万円/月 社会保険:補足事項なし <副業> 可 <育休取得実績> 有 <教育制度・資格補助補足> ■OJT ■資格取得支援制度 <その他補足> ■確定拠出年金(401K) ■社員持ち株制度 ■定期フォローアップ面談 ■定期健康診断 ■インフルエンザ予防接種 ■各種社員交流イベント ■社内部活動制度 ■服装自由 ■副業可 ■出産・育児支援
選考について
対象となる方
■実務経験(いずれか必須) ・Verilog-HDL または VHDL を用いた論理設計の実務経験(1年以上) ・FPGAを用いたプロトタイピングまたは回路実装・評価の実務経験 ■スキル・知識 ・論理回路の基礎知識(ゲート、フリップフロップ、組み合わせ回路等) ・EDAツール(シミュレータ、論理合成ツール等)の使用経験 ・データシート(英文含む)を読み解き、仕様を理解する能力
会社概要
会社名
株式会社フェローシップ
所在地
東京都千代田区丸の内3-1-1 国際ビル4F
代表者
小 山 剛生
事業内容
■事業内容 1.人材紹介事業(紹介業番号 13-ユ-300394):ミドルエグゼクティブ紹介/ローカル転職支援 2.人材派遣事業(派遣業番号 派13-300541):オフィスワーク全般支援/スーパーアシスタント派遣 3.グローバル事業:高度グローバル人材紹介・派遣/中国本土での人材紹介/TENJee(チャイナプラットフォーム) 4.グローバルエンジニア事業:アジアエンジニア人材のソリューション派遣
従業員数
707名
資本金
20百万円
売上高
3,214百万円
平均年齢
32.2歳
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